Min 2020 · 내부 게이트 TCAD
Vertical Inner Gate Transistors for 4F² DRAM Cell
내부 게이트 VIG와 외부 게이트 VOG를 3D TCAD로 비교한다. 구동·정적 보존·동적 보존의 절충과 overlap 조절 효과를 다룬다.
Kyung Kyu Min; Sungmin Hwang; Jong Ho Lee; Byung Gook Park
IEEE Transactions on Electron Devices · 2020
원문에서 읽은 핵심
근거와 조건VIG는 WL을 Si pillar 내부로 통과시켜 두 얇은 tri-gate Si 영역을 만든다. VOG의 두 얇은 외부 WL보다 연속한 내부 WL의 두께·전도 경로를 확보하며 capacitor landing contact 면적을 늘리는 구조다. 조건: 300 K·F=25 nm·Si 폭=20 nm·Lg=100 nm·gate oxide=5 nm·기준 overlap=20 nm·inner-WL sweep=5~10 nm·Cs=10 fF의 3D TCAD다. Dynamic 조건은 BL=1.2/0 V·WL=2.5/−0.5 V·rise/fall=0.1 ns·high/low=1 ms·5회 toggle 비교다. 근거 유형: 구조·TCAD.
300 K의 matched geometry 비교에서 VIG는 ON 전류·SS가 개선되고, 추가 WL fringing field에 따른 depleted junction generation 때문에 정적 retention은 감소한다. Inner WL 두께 5–10 nm가 이 절충을 조절한다. 조건: 300 K·F=25 nm·Si 폭=20 nm·Lg=100 nm·gate oxide=5 nm·기준 overlap=20 nm·inner-WL sweep=5~10 nm·Cs=10 fF의 3D TCAD다. Dynamic 조건은 BL=1.2/0 V·WL=2.5/−0.5 V·rise/fall=0.1 ns·high/low=1 ms·5회 toggle 비교다. 근거 유형: 정적 비교.
BL 0↔1.2 V, WL OFF=−0.5 V, rise/fall=0.1 ns, high/low=1 ms 토글에서 VIG는 VOG보다 추가 SN 전압 손실이 작다. Fig. 4(c)의 5회 후 static–dynamic gap은 VOG 약 20 mV, VIG 약 4–5 mV다(그래프 근사 판독). 조건: 300 K·F=25 nm·Si 폭=20 nm·Lg=100 nm·gate oxide=5 nm·기준 overlap=20 nm·inner-WL sweep=5~10 nm·Cs=10 fF의 3D TCAD다. Dynamic 조건은 BL=1.2/0 V·WL=2.5/−0.5 V·rise/fall=0.1 ns·high/low=1 ms·5회 toggle 비교다. 근거 유형: 과도 TCAD.
VIG의 gate-off field 중첩 감소는 BTBT hole generation·body hole 축적을 줄인다. 본문은 body–BL electron barrier 변화 66 mV를 보고하며, BL high→low에서 발생하는 parasitic BJT 전류와 SN 전하 손실을 낮추는 것으로 설명한다. 조건: 300 K·F=25 nm·Si 폭=20 nm·Lg=100 nm·gate oxide=5 nm·기준 overlap=20 nm·inner-WL sweep=5~10 nm·Cs=10 fF의 3D TCAD다. Dynamic 조건은 BL=1.2/0 V·WL=2.5/−0.5 V·rise/fall=0.1 ns·high/low=1 ms·5회 toggle 비교다. 근거 유형: TBE 물리.
기준 S/D overlap 200 Å에서 overlap을 10 nm 줄여 100 Å로 만들면 VOG 기준보다 높은 ON 전류를 유지하면서 GIDL·정적 retention을 개선한다. Hole 축적 감소로 동적 retention도 함께 개선된다. 조건: 300 K·F=25 nm·Si 폭=20 nm·Lg=100 nm·gate oxide=5 nm·기준 overlap=20 nm·inner-WL sweep=5~10 nm·Cs=10 fF의 3D TCAD다. Dynamic 조건은 BL=1.2/0 V·WL=2.5/−0.5 V·rise/fall=0.1 ns·high/low=1 ms·5회 toggle 비교다. 근거 유형: Junction 최적화.
Sentaurus K-2015.06-SP1 3D TCAD를 사용한다. 기존 DRAM cell transistor 관련 ref.[3]의 상관 모델을 적용하고, T=300 K와 interface trap density=1×10¹⁰ cm⁻²를 사용했다. 조건: 300 K·F=25 nm·Si 폭=20 nm·Lg=100 nm·gate oxide=5 nm·기준 overlap=20 nm·inner-WL sweep=5~10 nm·Cs=10 fF의 3D TCAD다. Dynamic 조건은 BL=1.2/0 V·WL=2.5/−0.5 V·rise/fall=0.1 ns·high/low=1 ms·5회 toggle 비교다. 근거 유형: 모델·보정.