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같은 질문, 서로 다른 접근.

구조·공정 순서·실험 조건을 나란히 놓고 논문의 선택과 결과를 비교하세요.

논문 1논문 2논문 3

비교 기준	2026 · 2026 IEEE/JSAP Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits)Chu 2026 · BG와 BL 차폐	2026 · 2026 IEEE International Solid-State Circuits Conference (ISSCC)Yoon 2026 · HCB와 COP 시험 칩	2024 · 2024 IEEE International Electron Devices Meeting (IEDM)Fujii 2024 · 산화물 OCTRAM
연구 질문과 접근	Shared BG·junction·BLS를 보존과 센싱에 연결한다. 제작 구조와 실측, 소자·센싱 예측, thin-PERI well 실험을 각 근거로 읽을 수 있다.	독립 cell/PERI를 Cu-pad HCB로 연결한 16Gb COP 시험 칩이다. 같은 설계 규칙의 gross die 이득, 주변회로 배치, 배선 자원과 실제 동작을 함께 설명한다.	InGaZnO GAA VCT와 275Mbit OCTRAM을 제작한다. 접촉 산화·GI/spacer·BEOL chemistry를 구동·변동·초저누설 측정에 연결한다.
핵심 결과와 조건	Shared BG는 Vth 조절과 passing-gate effect 억제를 제공한다. 같은 그림에서 SS는 커지고 Ion은 작아지는 trade-off를 함께 제시한다. 각 boxplot은 절대 수치 눈금 없이 구조 간 방향을 보여 준다. 평가 조건·방법 조건: 증거 분리: Retention·TEM·센싱·well leakage: 실험; trap/Ion·band/electrostatic·sensing margin: 저자 시뮬레이션/예측; 수치화 방식: Figs.2, 4, 6, 9–11의 핵심 성능 축은 무눈금 상대값 또는 a.u.; Fig. 7은 성분 비율 3%/80% 근거 유형: 제작 4F² VG/PUC 어레이의 TEM·전기적 측정, 소자/센싱 예측, POC용 thinning 실험. PDF p.2 Figs.5–6 · PDF p. 2 VG의 static-standby retention이 우수하며 active 및 dynamic 조건에서도 conventional 2D 대비 우수한 fail-bit 경향을 보고한다. Body contact가 없는 채널에 GIDL로 생성된 hole이 축적되는 경로와, BL 전환에 따른 storage-node 데이터 손실을 함께 설명한다. 시간·fail-bit 축은 상대 비교다. 평가 조건·방법 조건: 증거 분리: Retention·TEM·센싱·well leakage: 실험; trap/Ion·band/electrostatic·sensing margin: 저자 시뮬레이션/예측; 수치화 방식: Figs.2, 4, 6, 9–11의 핵심 성능 축은 무눈금 상대값 또는 a.u.; Fig. 7은 성분 비율 3%/80% 근거 유형: 제작 4F² VG/PUC 어레이의 TEM·전기적 측정, 소자/센싱 예측, POC용 thinning 실험. PDF p.2 Figs.2–3; p.1 Electrical Characteristics · PDF p. 1 Junction depth 또는 gate length 축소는 GIDL을 줄이는 방향이지만 channel-contact 계면 trap이 존재하면 retention과 Ion의 민감도를 키운다. Simulated Ion은 trap 위치·junction depth에 의존하며, shallow junction에서 더 큰 감소를 보인다. 평가 조건·방법 조건: 증거 분리: Retention·TEM·센싱·well leakage: 실험; trap/Ion·band/electrostatic·sensing margin: 저자 시뮬레이션/예측; 수치화 방식: Figs.2, 4, 6, 9–11의 핵심 성능 축은 무눈금 상대값 또는 a.u.; Fig. 7은 성분 비율 3%/80% 근거 유형: 제작 4F² VG/PUC 어레이의 TEM·전기적 측정, 소자/센싱 예측, POC용 thinning 실험. PDF p.2 Fig. 4; p.1 Electrical Characteristics · PDF p. 1	독립 cell/PERI wafer를 Cu-pad HCB로 연결하고 BL/WL 접속 경로를 구성한다. 평가 조건·방법 근거 유형: 제작 구조·배선 분석. PDF p.1; p.2 Fig. 15.10.1; p.3 Fig. 15.10.4 · PDF p. 1 독립 제작 cell/PERI wafer를 HCB로 연결하고 sandwich COP를 채택 평가 조건·방법 조건: Cu-pad face-to-face wafer-to-wafer HCB로 연결한다. Sandwich COP를 windmill/checkerboard와 비교하며 BLSA 면적은 통상 SWD의 2배를 초과한다. 근거 유형: 구조·배치 설계. PDF p1–2 Fig 15.10.1–2 · PDF p. 1 HCB 접속은 추가 R/C와 metal-layer resource를 사용하고 회로가 연결 수를 조절 평가 조건·방법 조건: HCB 접속에 의한 bottom-wafer metal-layer 자원 소비는 층별 20–30% 추산이며 design rules에 의존한다. NOR SWD는 입력 수 −75%와 SWD 면적 4배를, 2:1 MUX는 CSL 수 −50%와 직렬 저항의 read/write 영향을 함께 갖는다. 근거 유형: 배선 추산·회로 설계. PDF p1; p3 Fig 15.10.4–5 · PDF p. 1	90 °C 2T1C 구조로 10⁻¹⁸A/cell 이하의 OFF current를 평가한다. 10⁶-cell 병렬 측정은 Vg=−1 V에서 대부분 wafer 영역의 총 전류가 약 10⁻¹¹A noise floor 미만이므로 셀당<10⁻¹⁷A인 균일성 검증이다. 이 두 검증은 각각 다른 측정 감도와 정규화를 갖는다. 평가 조건·방법 조건: 전류 정규화: Ion µA/cell; 2T1C Ioff A/cell; 10⁶-cell 병렬 총 전류를 셀 수로 정규화; 측정·열 조건: 2T1C 누설 90 °C; 상·하 극성시험 0/1 V; FGA400 °C1 h; 어레이 지표: Fig. 17 fail rate는 무눈금 상대축; 원문 17개 그림의 어레이 검증은 동작 전압별 fail rate 근거 유형: 26 nm InGaZnO GAA VCT·275Mbit OCTRAM 제작, I–V/wafer 통계·FGA 실험, TCAD 전계/Vo 변동 분석. PDF p.2 II-C; p.4 Figs.10–11 · PDF p. 2 275Mbit OCTRAM은 WL/BL pitch54/63 nm와 1024/808-cell subarray 길이로 제작된다. VCCP 증가에 따라 fail rate가 감소하다 약 2 V 부근부터 개선이 완만해진다. Fig. 17의 VNWL을 −0.4→−1.0 V 방향으로 더 음으로 설정할수록 fail rate가 낮아진다. Nominal WL/BL 전압은 2.4/−1 V 및 1.1/0 V다. 평가 조건·방법 조건: 전류 정규화: Ion µA/cell; 2T1C Ioff A/cell; 10⁶-cell 병렬 총 전류를 셀 수로 정규화; 측정·열 조건: 2T1C 누설 90 °C; 상·하 극성시험 0/1 V; FGA400 °C1 h; 어레이 지표: Fig. 17 fail rate는 무눈금 상대축; 원문 17개 그림의 어레이 검증은 동작 전압별 fail rate 근거 유형: 26 nm InGaZnO GAA VCT·275Mbit OCTRAM 제작, I–V/wafer 통계·FGA 실험, TCAD 전계/Vo 변동 분석. PDF p.2 III; p.4 Figs.15–17 · PDF p. 2 GI 및 ALD InGaZnO 증착 중 bottom electrode 산화층이 형성된다. Electrode-C 계면의 M/O EDS 신호와 Id saturation을 연결하여 접촉 저항이 Ion을 제한함을 보인다. 최적 전극 A/증착 조합은 큰 Ion과 상·하 접촉의 유사한 극성 응답을 제공한다. 전극 A/B/C의 실제 금속종은 익명 표기로 제시된다. 평가 조건·방법 조건: 전류 정규화: Ion µA/cell; 2T1C Ioff A/cell; 10⁶-cell 병렬 총 전류를 셀 수로 정규화; 측정·열 조건: 2T1C 누설 90 °C; 상·하 극성시험 0/1 V; FGA400 °C1 h; 어레이 지표: Fig. 17 fail rate는 무눈금 상대축; 원문 17개 그림의 어레이 검증은 동작 전압별 fail rate 근거 유형: 26 nm InGaZnO GAA VCT·275Mbit OCTRAM 제작, I–V/wafer 통계·FGA 실험, TCAD 전계/Vo 변동 분석. PDF p.1 II-A; p.3 Figs.4–6 · PDF p. 1
연결되는 개념	수직 채널과 게이트 커패시터와 저장 노드 BL·WL 배선과 결합 센싱과 주변회로 본딩과 3D 접속 신뢰성과 불량 검증	셀 구조와 기본 동작 BL·WL 배선과 결합 센싱과 주변회로 본딩과 3D 접속 타이밍·전력과 시스템 생산 흐름·수율과 비용	셀 구조와 기본 동작 수직 채널과 게이트 커패시터와 저장 노드 공정·재료와 열 이력 신뢰성과 불량 검증

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선택한 논문과 조건을 AI가 함께 참조합니다.