Kamiyama 2025 · 원통 절연막 TDDB
First Thorough Assessment of Time-Dependent Dielectric Breakdown in Sub-25 nm Gate-All-Around Vertical InGaZnO Transistor for 4F² DRAM Application
24–40 nm 원통 GAA 소자의 절연막 손상·곡률·roughness를 평가한다. 85 °C 가속 stress와 면적 정규화, E-model로 Gbit-class 수명을 외삽한다.
Akinori Kamiyama; Shoichi Kabuyanagi; Masaya Toda; Tomoharu Okada; Satoshi Hasegawa; Takamasa Hamai; Ibuki Watanabe; Shino Sato; Kazuhiro Matsuo; Yusuke Kasahara; Keiko Ariyoshi; Ken-ichi Haga; Keiji Ikeda; Akihiro Kajita; Takayuki Tsukamoto; Shosuke Fujii
2025 Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits) · 2025
원문에서 읽은 핵심
근거와 조건Vg>0에서 channel accumulation이 GI에 큰 전계를 가하고 gate-current density가 증가한다. Vg<0의 channel depletion은 GI 전계를 낮춘다. Hole40→24 nm scaling은 곡률 증가로 Jg를 약 2배 높인다. 일정 charge-to-breakdown 가정하에서 저자는 수명 약 1/2의 방향을 제시한다. 조건: 소자·온도: 24–40nmhole; 주요 TDDB24 nm; wafer300 mm; Figs.8–10 T85 °C; 통계·정규화: β1.6(A+B); N10²/10³/10⁴ holes; Weibull ordinate−lnN; Fig 10 band<±1σ; 스트레스·모델: Fig 10 stress-voltage 축 V, 실측점약 5 V대; E-model로 Gbit-class 수명 외삽, 원통 field factor~1.3 근거 유형: 300 mm wafer 24–40 nm GAA InGaZnO VCT, TEM·gate current·breakdown·TDDB 통계, E-model 수명 외삽.
Bottom opening 없는 VBD는 GI두께 증가와 함께 상승한다. Opening 적용 24 nm 소자는 GI thinning 추세로 설명되는 값보다 더 낮은 VBD를 보여 추가 process damage를 분리한다. GI두께 축은 arbitrary units이며 VBD 축은 V다. 조건: 소자·온도: 24–40nmhole; 주요 TDDB24 nm; wafer300 mm; Figs.8–10 T85 °C; 통계·정규화: β1.6(A+B); N10²/10³/10⁴ holes; Weibull ordinate−lnN; Fig 10 band<±1σ; 스트레스·모델: Fig 10 stress-voltage 축 V, 실측점약 5 V대; E-model로 Gbit-class 수명 외삽, 원통 field factor~1.3 근거 유형: 300 mm wafer 24–40 nm GAA InGaZnO VCT, TEM·gate current·breakdown·TDDB 통계, E-model 수명 외삽.
Polygonal hole은 corner field concentration과 edge의 process damage가 결합해 높은 gate current를 보인다. Circular hole은 약 6 orders 낮은 current를 보이며 저자는 이에 따른 큰 수명 개선 가능성을 설명한다. 10⁶배는 gate-current 차이와 수명 모델 해석을 구분해 읽는 값이다. 조건: 소자·온도: 24–40nmhole; 주요 TDDB24 nm; wafer300 mm; Figs.8–10 T85 °C; 통계·정규화: β1.6(A+B); N10²/10³/10⁴ holes; Weibull ordinate−lnN; Fig 10 band<±1σ; 스트레스·모델: Fig 10 stress-voltage 축 V, 실측점약 5 V대; E-model로 Gbit-class 수명 외삽, 원통 field factor~1.3 근거 유형: 300 mm wafer 24–40 nm GAA InGaZnO VCT, TEM·gate current·breakdown·TDDB 통계, E-model 수명 외삽.
Process A만 적용하면 tBD가 길어지고 분포가 좁아지나 β≈1 수준이다. A+B는 가장 긴 tBD·가장 좁은 분포와 β=1.6을 확보한다. 저자는 이를 stochastic wear-out에 가까운 분포로 해석하고 수명 외삽의 통계적 근거로 삼는다. 조건: 소자·온도: 24–40nmhole; 주요 TDDB24 nm; wafer300 mm; Figs.8–10 T85 °C; 통계·정규화: β1.6(A+B); N10²/10³/10⁴ holes; Weibull ordinate−lnN; Fig 10 band<±1σ; 스트레스·모델: Fig 10 stress-voltage 축 V, 실측점약 5 V대; E-model로 Gbit-class 수명 외삽, 원통 field factor~1.3 근거 유형: 300 mm wafer 24–40 nm GAA InGaZnO VCT, TEM·gate current·breakdown·TDDB 통계, E-model 수명 외삽.
최적 24 nm VCT에서 N=10², 10³, 10⁴ holes의 ln[−ln(1−F)]−lnN 정규화가 한 직선에 모인다. 원통 GI에서도 weakest-link 면적 scaling을 적용할 수 있음을 실험으로 검증한다. 조건: 소자·온도: 24–40nmhole; 주요 TDDB24 nm; wafer300 mm; Figs.8–10 T85 °C; 통계·정규화: β1.6(A+B); N10²/10³/10⁴ holes; Weibull ordinate−lnN; Fig 10 band<±1σ; 스트레스·모델: Fig 10 stress-voltage 축 V, 실측점약 5 V대; E-model로 Gbit-class 수명 외삽, 원통 field factor~1.3 근거 유형: 300 mm wafer 24–40 nm GAA InGaZnO VCT, TEM·gate current·breakdown·TDDB 통계, E-model 수명 외삽.
85 °C에서 24 nm VCT의 Gbit-class TDDB를 E-model로 외삽해>10years를 보고한다. Power-law보다 보수적인 E-model을 사용한다. Planar MIM의 전압을 원통 전계 증폭계수~1.3으로 보정한 intrinsic lifetime과 최적 VCT 결과가 유사하여 외재 손상 억제를 뒷받침한다. 수명은 가속 stress 데이터 기반 모델 추정이다. 조건: 소자·온도: 24–40nmhole; 주요 TDDB24 nm; wafer300 mm; Figs.8–10 T85 °C; 통계·정규화: β1.6(A+B); N10²/10³/10⁴ holes; Weibull ordinate−lnN; Fig 10 band<±1σ; 스트레스·모델: Fig 10 stress-voltage 축 V, 실측점약 5 V대; E-model로 Gbit-class 수명 외삽, 원통 field factor~1.3 근거 유형: 300 mm wafer 24–40 nm GAA InGaZnO VCT, TEM·gate current·breakdown·TDDB 통계, E-model 수명 외삽.