Chu 2026 · BG와 BL 차폐
Electrical Characteristics of the 4F² Vertical Gate (VG) DRAM integrated with Bit Line Shielding (BLS) and Back Gate (BG) Transistor
Shared BG·junction·BLS를 보존과 센싱에 연결한다. 제작 구조와 실측, 소자·센싱 예측, thin-PERI well 실험을 각 근거로 읽을 수 있다.
Seung Wan Chu; Junho Cheon; Jinsun Cho; Eunhyup Doh; Jungmin Han; Seung Bum Hong; Choong-ki Kim; Daeik Kim; Jin Ar Kim; Sunghyun Kim; Yongtaik Kim; Kyongsoo Kum; Sein Kwon; DongJae Lee; Dong Ryeol Lee; Junghak Lee; Eunshil Park; Jongbum Park; Dong Hee Shin; Eunji Shin; Jino Song; Minchul Sung; Wansik Yoo; JeongTae Hwang; Seungbum Kim; Kyoungchul Jang; Joodong Park; Youngmann Cho; Seonyong Cha
2026 IEEE/JSAP Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits) · 2026
원문에서 읽은 핵심
근거와 조건VG의 static-standby retention이 우수하며 active 및 dynamic 조건에서도 conventional 2D 대비 우수한 fail-bit 경향을 보고한다. Body contact가 없는 채널에 GIDL로 생성된 hole이 축적되는 경로와, BL 전환에 따른 storage-node 데이터 손실을 함께 설명한다. 시간·fail-bit 축은 상대 비교다. 조건: 증거 분리: Retention·TEM·센싱·well leakage: 실험; trap/Ion·band/electrostatic·sensing margin: 저자 시뮬레이션/예측; 수치화 방식: Figs.2, 4, 6, 9–11의 핵심 성능 축은 무눈금 상대값 또는 a.u.; Fig. 7은 성분 비율 3%/80% 근거 유형: 제작 4F² VG/PUC 어레이의 TEM·전기적 측정, 소자/센싱 예측, POC용 thinning 실험.
Junction depth 또는 gate length 축소는 GIDL을 줄이는 방향이지만 channel-contact 계면 trap이 존재하면 retention과 Ion의 민감도를 키운다. Simulated Ion은 trap 위치·junction depth에 의존하며, shallow junction에서 더 큰 감소를 보인다. 조건: 증거 분리: Retention·TEM·센싱·well leakage: 실험; trap/Ion·band/electrostatic·sensing margin: 저자 시뮬레이션/예측; 수치화 방식: Figs.2, 4, 6, 9–11의 핵심 성능 축은 무눈금 상대값 또는 a.u.; Fig. 7은 성분 비율 3%/80% 근거 유형: 제작 4F² VG/PUC 어레이의 TEM·전기적 측정, 소자/센싱 예측, POC용 thinning 실험.
Shared BG는 Vth 조절과 passing-gate effect 억제를 제공한다. 같은 그림에서 SS는 커지고 Ion은 작아지는 trade-off를 함께 제시한다. 각 boxplot은 절대 수치 눈금 없이 구조 간 방향을 보여 준다. 조건: 증거 분리: Retention·TEM·센싱·well leakage: 실험; trap/Ion·band/electrostatic·sensing margin: 저자 시뮬레이션/예측; 수치화 방식: Figs.2, 4, 6, 9–11의 핵심 성능 축은 무눈금 상대값 또는 a.u.; Fig. 7은 성분 비율 3%/80% 근거 유형: 제작 4F² VG/PUC 어레이의 TEM·전기적 측정, 소자/센싱 예측, POC용 thinning 실험.
예시 capacitance 구성에서 BL noise capacitance portion은 conventional 2D DRAM의 3%와 VG DRAM의 80%로 제시된다. Fig. 7의 해당 레이아웃에서 정의한 전체 기생용량 대비 BL noise 성분의 비율이다. 조건: 증거 분리: Retention·TEM·센싱·well leakage: 실험; trap/Ion·band/electrostatic·sensing margin: 저자 시뮬레이션/예측; 수치화 방식: Figs.2, 4, 6, 9–11의 핵심 성능 축은 무눈금 상대값 또는 a.u.; Fig. 7은 성분 비율 3%/80% 근거 유형: 제작 4F² VG/PUC 어레이의 TEM·전기적 측정, 소자/센싱 예측, POC용 thinning 실험.
인접 BL 사이 BLS가 noise capacitance를 줄이고, coupling noise 감소에 따른 sensing-margin 향상을 예측한다. Fig. 10의 Data0/1 cumulative sensing-failure 분포는 BLS 적용 후 분포 폭이 좁아지는 실제 전기적 결과를 제시한다. BL sensing signal 축은 a.u.다. 조건: 증거 분리: Retention·TEM·센싱·well leakage: 실험; trap/Ion·band/electrostatic·sensing margin: 저자 시뮬레이션/예측; 수치화 방식: Figs.2, 4, 6, 9–11의 핵심 성능 축은 무눈금 상대값 또는 a.u.; Fig. 7은 성분 비율 3%/80% 근거 유형: 제작 4F² VG/PUC 어레이의 TEM·전기적 측정, 소자/센싱 예측, POC용 thinning 실험.
Deep n-well 형성과 backside grinding defect-layer 영향을 조정해 thin peri wafer의 well leakage를 낮춘다. Wafer 두께에 대한 allowable range는 상대 축으로 제시되며 POC 구현 가능성을 뒷받침한다. 조건: 증거 분리: Retention·TEM·센싱·well leakage: 실험; trap/Ion·band/electrostatic·sensing margin: 저자 시뮬레이션/예측; 수치화 방식: Figs.2, 4, 6, 9–11의 핵심 성능 축은 무눈금 상대값 또는 a.u.; Fig. 7은 성분 비율 3%/80% 근거 유형: 제작 4F² VG/PUC 어레이의 TEM·전기적 측정, 소자/센싱 예측, POC용 thinning 실험.