읽고 나면 설명할 수 있어요.
- 기계적으로 붙이는 접합과 전기 경로를 만드는 접속을 설명한다.
- 표면 상태·wafer 휨·정렬이 본딩 결과에 미치는 영향을 이해한다.
- 접합 강도·빈 공간·저항·칩 동작을 각각의 시험과 연결한다.
따로 만든 두 층을 맞춰, 신호가 오가는 길을 잇습니다.
- 1위아래 층의 접속 위치가 서로 맞는지 보세요.
- 2두 표면이 만나는 면과 금속 접속부를 구분하세요.
- 3맞닿은 금속을 통해 두 층 사이에 전기 경로가 만들어집니다.
본딩은 표면을 붙이는 일과 전기 접속을 만드는 일을 함께 다룹니다.
학습용 일반 개념도두 wafer를 붙이고 전류가 통할 길을 만듭니다
두 층의 건물을 연결한다고 생각해 보세요. 층을 단단히 고정하는 일과, 층 사이에 계단이나 배관을 잇는 일은 서로 연결된 작업입니다. 본딩에서도 접합면을 붙이는 일과 셀·주변회로 사이에 전기 경로를 만드는 일을 함께 설계합니다.
유전체 fusion bonding은 절연 재료끼리 접합한 뒤 wafer 사이를 잇는 접촉을 형성하는 방식으로 사용할 수 있습니다. Cu hybrid bonding은 유전체의 접합과 Cu pad의 전기 접속을 함께 구성합니다. 단면에서 유전체끼리 만나는 면과 금속끼리 만나는 위치를 구분하면 두 방식의 차이가 보입니다.
아래 그림은 Cu와 유전체를 가진 시험 wafer를 준비하는 과정입니다. 금속을 채운 뒤 CMP로 표면을 평평하게 만들고 두 면을 맞댑니다. 셀과 주변회로를 연결하는 실제 구조도 이처럼 접합 방식, 금속 접속 위치, 후속 가공 순서를 하나로 이어서 읽으면 됩니다.
어느 부분이 wafer를 붙이고, 어느 부분이 전류를 전달할까요?
- 맨 위의 Top Wafer와 Bottom Wafer에서 시작해 아래쪽 화살표를 따라갑니다.
- 범례의 회색 Cu와 색으로 구분된 절연막을 찾고, 금속 채움과 CMP 이후 표면을 비교합니다.
- 맨 아래 접합 단면에서 마주 보는 Cu 부분과 그 주변 유전체의 만나는 면을 짚어 봅니다.
표면을 평평하게 준비하고 금속과 유전체의 상대 위치를 맞추는 일이 기계적 접합과 전기 접속을 함께 만듭니다.
300 mm 시험 wafer의 막·Cu pad·CMP·bonding 제작 흐름.
잘 붙는 표면은 어떻게 준비할까요?
두 면이 넓게 밀착하려면 표면이 깨끗하고 평평하며 서로 반응하기 좋은 상태여야 합니다. 표면 활성화는 이 반응성을 준비하는 과정입니다. 플라즈마를 사용하는 경우에는 기체 종류와 투입 전력이 표면의 화학 상태와 거칠기를 함께 바꿉니다.
거친 표면에서는 미세한 돌출부가 먼저 닿으면서 주변에 빈 공간이 남을 수 있습니다. 따라서 공정 조건을 조절할 때는 표면 활성화의 효과와 형상 변화가 만나는 지점을 찾습니다. 아래 그래프는 플라즈마 전력에 따라 접합면을 분리하는 데 필요한 에너지가 어떻게 변하는지 보여 줍니다.
이 Cu/유전체 시험 구조에서는 O₂ 저주파 전력을 25 W에서 100 W로 높일 때 접합 에너지가 1.69에서 1.84 J/m²로 증가했고, 150 W에서는 1.80 J/m²가 됐습니다. 함께 측정한 표면 거칠기와 연결하면, 해당 조건에서 중간 전력 부근의 접합이 더 강해지는 흐름을 이해할 수 있습니다.
플라즈마 전력을 높일 때 접합 강도는 어떤 모양으로 변할까요?
- 가로축의 저주파 플라즈마 전력 W와 세로축의 접합 에너지 J/m²를 먼저 읽습니다.
- 왼쪽 점에서 100 W 부근의 점까지 상승하는 흐름을 따라간 뒤 150 W 점과 비교합니다.
- 100 W 부근의 높은 값과 마지막 점의 변화를 표면 활성화·거칠기의 두 효과로 연결합니다.
표면 처리의 세기는 반응성과 거칠기를 함께 바꿉니다. 접합 에너지를 비교하면 그 균형이 드러납니다.
O₂ LF plasma 25→100→150 W에서 접합 에너지 1.69→1.84→1.80 J/m²의 실험. 표면 활성화와 roughness의 절충을 보여 준다.
넓은 wafer가 닿는 순서도 중요합니다
얇고 넓은 판 두 장을 맞대면, 처음 닿은 곳에서 접촉 영역이 바깥으로 퍼져 나갑니다. Wafer의 접합도 이런 진행 경로를 가집니다. 접촉이 퍼지는 경계를 bond front라고 하며, wafer의 휨과 고정 장치에서 풀릴 때의 움직임이 이 진행에 영향을 줍니다.
접합면에 남는 작은 빈 공간이 void입니다. 가장자리의 void를 이해하려면 표면의 미세 거칠기와 wafer 전체의 휨을 다른 크기의 형상으로 살펴보면 좋습니다. 아래 그래프는 top wafer의 휨과 가장자리 void 개수를 연결해 보여 줍니다.
이 시험에서는 원래 압축응력을 가진 쪽의 top wafer가 인장응력 쪽보다 적은 edge void를 보였습니다. 이 경향은 wafer를 뒤집고 chuck에서 풀어 주는 과정, 접합 전파 속도, 계면 수분의 거동과 연결해 설명됩니다. 빈 공간의 개수에 더해 크기와 위치까지 살펴보면 어느 영역의 접합을 개선할지 판단할 수 있습니다.
Wafer의 전체 휨과 가장자리 빈 공간은 어떻게 연결될까요?
- 가로축 warpage와 세로축 edge void 개수를 읽고, 점 하나가 한 시험 조건의 관측임을 살펴봅니다.
- 점선 왼쪽의 압축응력 구역과 오른쪽 인장응력 구역의 점들을 비교합니다.
- 큰 양의 휨에서 void 수가 증가하는 분포를 확인하고 접합면이 퍼지는 과정을 떠올려 봅니다.
본딩은 넓은 면이 순서대로 접촉하는 과정입니다. Wafer의 거시적인 휨도 계면의 빈 공간과 연결됩니다.
원래 top-wafer warpage와 관찰 edge-void 수의 실험. 잔류응력·flip/chuck release 조건과 함께 해석한다.
접합 강도와 전기 연결은 어떻게 살펴볼까요?
잘 붙는지, 빈 공간이 있는지, 전류가 잘 흐르는지는 서로 다른 질문입니다. 접합면을 벌려 보는 DCB 시험은 계면을 분리하는 에너지를, 음향으로 내부를 살피는 SAM은 빈 공간을 보여 줍니다. 많은 접속을 길게 이어 만든 daisy chain은 전기 경로 전체의 저항을 측정합니다.
셀과 주변회로의 통합 사례에서는 본딩 전후의 정렬 지도, 접속 chain, 주변회로 NMOS/PMOS 특성을 함께 비교합니다. 얇아진 주변회로 wafer에서는 뒷면 연마의 손상과 well 절연도 살펴봅니다. 단면의 완성도에서 전기 동작까지 여러 관찰을 연결하는 방식입니다.
접속 저항의 별도 모델은 금속·via·pad·계면을 작은 저항들로 나눕니다. 개선한 저항망과 FEM 계산의 차이는 1% 이내였고, 전기 실험은 수평으로 만든 등가 패턴 16종에 100 mA를 가해 비교했습니다. 모델 비교와 이 전기 시험은 각각 계산 방법과 등가 경로의 특성을 평가합니다.
하나의 접속을 칩 전체의 배선으로 연결합니다
본딩 pad를 통과한 신호는 다시 금속 배선을 따라 센스앰프나 WL 구동회로로 이동합니다. 접속 하나의 저항이 작아도 수많은 연결을 배치하려면 공간과 배선층이 필요합니다. 신호가 어디서 출발해 어느 회로에 도착하는지 경로를 그려 보면 이 비용이 보입니다.
16Gb COP 시험 칩의 설계 분석은 HCB 연결에 주변회로 wafer의 금속층별 자원 약20–30%가 사용될 수 있다고 추산합니다. 이 비율은 설계 규칙에 따라 달라집니다. 입력선이나 선택선 수를 줄이는 회로는 배선 공간을 덜 사용하며, 추가 선택 소자의 직렬 저항도 신호 경로에 포함합니다.
같은 방법을 외부 패키지까지 넓혀 볼 수 있습니다. 셀–주변회로, 칩 I/O, 전원, 기판의 각 경로에서 pad 크기·연결 수·저항·용량·검사 접근점을 정리하는 것입니다. 하나의 접합면에서 시작한 관찰을 전체 칩의 신호 전달로 확장하는 설계 방법입니다.
핵심을 연결해 볼까요?
- 본딩은 면을 붙이는 접합과 전류가 흐르는 접속을 함께 만드는 일이다.
- 표면 거칠기와 wafer 전체의 휨은 서로 다른 크기의 형상이며 접합 결과에 함께 영향을 준다.
- 강도·void·정렬·저항·칩 기능을 각 시험의 관찰로 연결한다.