RESEARCH NOTE · 2026

Gu 2026 · 채널과 배치 스케일링

Scalability of Vertical-Channel-Transistor DRAM Through Parameter Tradeoffs and Layout Optimization

358 K에서 보정한 TCAD로 채널 폭·BG 산화막·절연 두께와 배치의 절충을 분석한다. 센싱 전압은 고정한 Cs와 보존시간 가정에서 계산한다.

저자

Jahyun Gu; Hansol Kim; Yoonki Hong; Dongkyu Jang; Sung Yun Woo

발표

IEEE Access · 2026

DOI10.1109/access.2026.3735381

원문 페이지

원문에서 읽은 핵심

근거와 조건

기준은 ref.[14]의 2023 IEDM S²CAT(10.1109/IEDM45741.2023.10413704) dual front/back gate 구조다. Dit를 조절해 VBG=0/−1 V transfer를 보정했고, SS 편차는 각각 약 1.4/2.5 mV/dec다. 조건: 358 K에서 보정한 TCAD, VSNC=1 V·VBL=0 V·VBG=0/−1 V·VFG2 sweep=−2~3 V. 보정 SS 편차는 VBG 0/−1 V에서 약 1.4/2.5 mV/dec다. 기생용량은 1 GHz, 선택 노드 −3~3 V·다른 전극 0 V로 추출한다. 근거 유형: 보정 TCAD.

Fig. 1; §II · PDF p. 2

WCH 15→5 nm에서 front-gate 제어·SS가 개선되고 Ion과 BG controllability는 감소한다. BG controllability는 287→167 mV/V이며, RBL은 40.8→122.4 Ω/cell로 증가한다. 조건: 358 K에서 보정한 TCAD, VSNC=1 V·VBL=0 V·VBG=0/−1 V·VFG2 sweep=−2~3 V. 기준 WCH/TBO/TISO=15/8.5/12 nm에서 WCH를 15/13/11/9/7/5 nm로 독립 sweep한다. 근거 유형: 독립 WCH sweep.

Fig. 4; §III.A · PDF p. 3

TBO 8.5→4.5 nm에서 BG controllability는 287→503 mV/V로 증가하고 SS는 증가한다. FG2 capacitance는 16.2→17.7 aF/cell, BG는 9.6→13.6 aF/cell로 변한다. 조건: 358 K에서 보정한 TCAD, VSNC=1 V·VBL=0 V·VBG=0/−1 V·VFG2 sweep=−2~3 V. 기준 구조에서 TBO를 8.5/7.5/6.5/5.5/4.5 nm로 독립 sweep한다. 근거 유형: 독립 TBO sweep.

Fig. 4–5; §III.A · PDF p. 3

TISO 12→4 nm에서 intrinsic DC 변화는 작고 FG2 C는 16.2→24.3 aF/cell, 이웃 FG3 C는 6.1→14.6 aF/cell로 증가한다. 절연 축소의 주된 비용은 lateral WL coupling이다. 조건: 358 K에서 보정한 TCAD, VSNC=1 V·VBL=0 V·VBG=0/−1 V·VFG2 sweep=−2~3 V. 기준 구조에서 TISO를 12/10/8/6/4 nm로 독립 sweep한다. 근거 유형: 독립 TISO sweep.

Fig. 5; §III.A · PDF p. 4

D와 E의 WCH/TBO/TISO는 5/4.5/4 nm로 같고 BL–channel overlap 배치가 다르다. Full overlap D의 446.5 nm²에서 partial overlap E의 408.5 nm²로 면적이 약 8.5% 감소한다. 조건: 358 K에서 보정한 TCAD, VSNC=1 V·VBL=0 V·VBG=0/−1 V·VFG2 sweep=−2~3 V. Generation D/E의 WCH/TBO/TISO=5/4.5/4 nm이며 BL overlap 배치를 비교한다. 근거 유형: 세대·배치 비교.

Table 2; Fig. 6 · PDF p. 4

A→C 세대 경로의 RBL은 1→1.427이고, D의 RFG/RBG는 A 대비 0.654/0.657이다. E의 CBL은 A 대비 0.807이다. E는 D 대비 BG controllability 약 15.8% 증가, Ion·SS는 유사한 수준이다. 조건: 358 K에서 보정한 TCAD, VSNC=1 V·VBL=0 V·VBG=0/−1 V·VFG2 sweep=−2~3 V. A→E 세대의 정규화 기생성분 비교다. 저항은 전극 양 끝 ΔV/ΔI를 모델 셀 수로 나누어 추출한다. 근거 유형: 세대 정규화 비교.

Fig. 7; §III.C · PDF p. 5

Cs=10 fF, tret=32 ms, number of bit lines=1024의 가정에서 sensing voltage는 A248 mV→C271 mV, D265 mV→E274 mV다. E 대 D의 증가율은 약 3.4%다. 조건: 358 K에서 보정한 TCAD, VSNC=1 V·VBL=0 V·VBG=0/−1 V·VFG2 sweep=−2~3 V. 전하 공유식은 [1/(1+CBL/Cs)]·[VDD/2−ILKG·tret/Cs]다. Cs=10 fF·tret=32 ms·저자 표현 number of bit lines=1024를 고정한다. A/C/D/E 계산값은 248/271/265/274 mV다. 근거 유형: 전하공유 모델.

Eq.(1); Fig. 7(d) · PDF p. 6

BL을 집적한 bonded Si에서 BG trench·BG oxide/electrode를 만든 뒤 spacer-assisted HAR Si channel 식각, gate oxide/metal, isolation과 n+ SN 형성으로 이어지는 ref.[14] 기반 공정을 설명한다. 조건: 358 K에서 보정한 TCAD, VSNC=1 V·VBL=0 V·VBG=0/−1 V·VFG2 sweep=−2~3 V. Ref.[14] 기반 bonded-Si 구조의 공정 흐름이며, 해당 논문 기준 구조를 사용한다. 근거 유형: 기준 구조 공정 흐름.

Fig. 2; §II · PDF p. 3

All simulations were performed using Sentaurus TCAD.

PDF p.3 §II · CC BY 4.0 공개 원문 발췌 · PDF p. 3

그림으로 읽는 논문

**Fig. 6**
Generation D/E의 full/partial BL–channel overlap 배치. 같은 핵심 치수에서 단위 셀 면적은 446.5→408.5 nm²로 변한다.
그림 정보
Jahyun Gu 외, 2026, Fig. 6, DOI 10.1109/access.2026.3735381. 원본 그림의 패널·축을 유지한 추출 이미지. CC BY 4.0.
PDF p. 5 · CC BY 4.0

**Fig. 7**
TCAD 세대별 전달 특성·정규화 기생성분·전하공유 센싱 전압. 각 그래프의 기준 세대와 고정 조건을 읽는다.
그림 정보
Jahyun Gu 외, 2026, Fig. 7, DOI 10.1109/access.2026.3735381. 원본 그림의 패널·축을 유지한 추출 이미지. CC BY 4.0.
PDF p. 5 · CC BY 4.0

연결된 학습 파트

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