4F² DRAM 연구실 | 논문에서 구조까지

LEARNING GOALS

읽고 나면 설명할 수 있어요.

커패시터·저장 노드·트랜지스터·WL·BL의 역할을 연결한다.
읽기에서 전하공유와 복원이 필요한 이유를 설명한다.
평면 면적과 수직 구조, 실제 제작 순서를 나누어 읽는다.

먼저 보는 기본 개념

한 비트는 ‘저장하는 곳’과 ‘여는 문’으로 나눠 보세요.

1커패시터에 전하를 담습니다.
2WL이 문을 열면 저장 노드와 BL이 이어집니다.
3BL에 생긴 작은 전압 변화를 읽고 저장 상태를 채웁니다.

커패시터는 기억을 담고, 트랜지스터는 그 기억에 접근하는 문입니다.

학습용 일반 개념도

한 비트를 저장하는 곳과 드나드는 길

먼저 저장 장소와 출입구를 나누어 생각해 봅시다. 커패시터는 서로 떨어진 두 전극에 전하를 축적하고, 그중 셀의 데이터 상태가 나타나는 쪽을 저장 노드(SN)라고 부릅니다. 유전체는 두 전극을 분리합니다.

접근 트랜지스터는 저장 노드와 비트라인(BL)을 잇는 전기적 통로입니다. 워드라인(WL)에 인가한 전압이 이 통로를 여닫습니다. 커패시터 하나와 트랜지스터 하나로 구성하므로 1T1C 셀이라고 부릅니다.

저장 전하는 저장 용량과 두 전극 사이 전압 차이에 비례합니다. 아래 식에서 Q_S는 저장 전하, C_S는 저장 커패시턴스, V_SN과 V_PLATE는 각각 저장 노드와 반대편 전극의 전압입니다. 먼저 이 역할을 구분하면 식의 각 항이 구조의 어느 부분인지 짚을 수 있습니다.

핵심 관계식

Q_{\mathrm{S}} = C_{\mathrm{S}}\left(V_{\mathrm{SN}} - V_{\mathrm{PLATE}}\right)

커패시터 양단 전압을 기준으로 저장 전하를 계산합니다.

$Q_{\mathrm{S}}$: 저장 노드 쪽 커패시터 전하 (fC)
$C_{\mathrm{S}}$: 저장 커패시터 용량 (fF)
$V_{\mathrm{SN}},\ V_{\mathrm{PLATE}}$: 저장 노드와 플레이트의 전압 (V)

셀의 면적을 줄일 때 통로를 세우는 이유

많은 비트를 한 칩에 담으려면 바닥에서 한 셀이 차지하는 공간을 줄여야 합니다. F를 설계의 기준이 되는 최소 치수로 두었을 때, 4F²는 셀의 평면 면적을 나타내는 표현입니다.

트랜지스터의 통로인 채널을 수직으로 세우면 채널 길이를 높이 방향에 배치할 수 있습니다. 이때 아래쪽 BL에서 채널을 거쳐 위쪽 저장 노드로 이어지는 연결을 따라가 보세요. 평면도는 옆 셀과의 간격을, 단면도는 높이에 따른 연결을 보여 줍니다.

게이트가 채널을 둘러싸는 방식, 채널 재료, 전극의 접속 위치에 따라 수직 셀의 세부 구조가 달라집니다. 구조를 비교할 때는 먼저 BL·채널·저장 노드의 연결을 찾고, 다음에 게이트의 위치를 살펴보면 됩니다.

읽으면 왜 저장 전압도 변할까?

BL은 여러 셀에 연결된 배선이라 자체 커패시턴스를 가집니다. 읽기 전에는 BL을 정해진 기준 전압으로 준비합니다. 이를 프리차지라고 부릅니다. WL을 켜면 저장 노드와 BL이 연결되어 두 쪽의 전하가 재분배됩니다.

이 전하공유로 BL에 작은 전압 변화가 생깁니다. 저장 노드의 초기 전압이 BL보다 높으면 BL 전압이 올라가고, 낮으면 내려갑니다. 같은 저장 전하를 더 큰 BL 용량과 나눌수록 변화의 크기는 작아집니다.

아래 식에서 ΔV_BL은 읽기 직후 BL의 전압 변화, C_BL은 BL 커패시턴스, V_PRE는 프리차지 전압입니다. V_SN,0는 연결 직전 저장 노드의 전압을 뜻합니다. 식의 용량 비율은 저장부가 전체 연결 용량에서 차지하는 비중을 나타냅니다.

핵심 관계식

\Delta V_{\mathrm{BL}}(0^{+}) \approx \frac{C_{\mathrm{S}}}{C_{\mathrm{S}} + C_{\mathrm{BL}}}\left[V_{\mathrm{SN}}(0^{-}) - V_{\mathrm{PRE}}\right]

0⁻는 공유 직전, 0⁺는 이상적 전하 공유 직후를 뜻합니다. 일정한 용량과 전하 보존으로 초기 신호를 읽는 학습 근사입니다.

$C_{\mathrm{S}},\ C_{\mathrm{BL}}$: 저장 커패시터와 비트라인의 용량 (fF)
$V_{\mathrm{SN}}(0^{-})$: 전하 공유 직전 저장 노드 전압 (V)
$V_{\mathrm{PRE}}$: 공유 전 비트라인의 프리차지 전압 (V)
$\Delta V_{\mathrm{BL}}$: 프리차지 기준 비트라인 전압 변화 (V)

작은 신호를 데이터로 키우고 다시 저장하기

전하공유 다음에는 센스 앰프가 BL의 작은 전압 차이를 크게 증폭합니다. WL을 켠 채 BL을 데이터에 맞는 전압으로 구동하면 저장 노드도 다시 충전됩니다. 이것이 복원입니다. 이후 WL을 끄고 BL을 프리차지하면 다음 읽기를 준비할 수 있습니다.

BL 용량이 달라지면 최초 신호는 얼마나 달라질까요? 일정 용량을 사용하는 교육모델에서 공급 전압 1.0 V, 프리차지 0.5 V, 저장 용량 4 fF, 저장 노드 초기 전압 1.0 V를 놓아 봅시다. BL 용량 5.8·11.1·14.8 fF에 대한 초기 신호는 각각 약 204.1·132.5·106.4 mV입니다.

이 값은 전하공유 직후의 출발 신호입니다. 읽기 과정은 이후 증폭과 복원까지 이어집니다. 실험 화면에서 저장값을 0으로 바꾸면 신호 방향이 뒤집히고, BL 용량을 늘리면 신호 크기가 줄어드는 관계를 관찰할 수 있습니다.

실제 16Gb 수직 채널·COP 시험 칩에서는 읽기와 쓰기 기능이 관측됩니다. 전하공유에서 복원까지 이어지는 동작을 실제 기능 측정으로도 연결해 볼 수 있습니다.

연결을 익힌 뒤 제작 순서 그림 읽기

이제 구조 그림에서 이미 아는 이름을 찾아봅시다. 아래 공정 개념도의 위쪽 (a)는 BL을 먼저 형성하는 흐름이고, 아래쪽 (b)는 저장 노드 접촉과 저장 노드를 먼저 형성하는 흐름입니다. 가운데 화살표 뒤에는 웨이퍼를 뒤집어 접합한 배치가 나타납니다.

먼저 BL과 SN의 위치를 찾고, 그 사이 Cell transistor를 따라가 보세요. 이어서 뒤집기 전후에 BL과 저장부가 그림의 어느 쪽으로 이동했는지 비교합니다. 빨간 Bonding interface 선은 접합면을 가리킵니다. 공정 순서가 최종 접속 위치와 후속 열 이력을 바꾸는 이유를 구조에서 읽을 수 있습니다.

이 그림은 수직 셀의 공정 통합을 비교하는 개념도입니다. 다음 차시에서는 같은 연결 안에서 채널의 전도와 저장 전하가 어떤 조건에 의해 달라지는지 살펴봅니다.

BL과 저장 노드를 먼저 만드는 순서는 최종 배치를 어떻게 바꿀까요?

먼저 위 (a)의 BL과 아래 (b)의 SNC and SN 표식을 찾습니다.
화살표 전후에서 BL·Cell transistor·SN의 위아래 순서를 비교합니다.
오른쪽의 빨간 Bonding interface 선을 기준으로 접합 후 연결을 따라갑니다.

먼저 만든 구조와 뒤집어 접합하는 순서가 BL·저장부·접합면의 상대 위치를 정합니다.

**Fig. 3**
BL-first와 SN-first를 구성한 순차 집적 모델. 본딩 전후에 형성하는 BL·SN의 위치와 순서를 비교한다.
그림 정보
Kiseok Lee 외, 2026, Fig. 3, DOI 10.1109/jxcdc.2026.3704358. 원본 그림의 패널·축을 유지한 추출 이미지. CC BY 4.0.
PDF p. 4 · CC BY 4.0

TAKEAWAYS

핵심을 연결해 볼까요?

SN은 데이터 전압이 놓이는 노드이고, WL은 SN과 BL 사이의 통로를 제어한다.
읽기는 전하공유·증폭·복원·프리차지 순서로 이어진다.
4F²의 평면 면적과 수직 연결, 제작 순서를 대응시켜 읽는다.