Yoo 2023 · JL-GAA 제작 어레이
High-Performance Gate-all-around Junctionless Vertical-Channel Transistors with the Ultra-low Sub-threshold Swing for Next-generation 4F² DRAM
8Gb JL-GAA 제작 어레이의 구조·공정·전기 특성을 제시한다. STI profile과 implant를 누설·BL 저항에 연결하며 회로 타이밍은 Si 기반 SPICE/PEX로 비교한다.
Abraham Yoo; Yi Jiang; Yunsong Qiu; Yuhong Zheng; Chen Yang; Daohuan Feng; Yucheng Liao; Xiangbo Kong; Jianfeng Xiao; Dongsheng Xie; Jinying Liu; Jian Chu; Di Ma; Minrui Hu; Wenli Zhao; Guangsu Shao; Chao Lin; Kai Shao; Yan Wang; Handong Xu; Zelun Li; Kuoming Huang; Xingkun Xue; Tingting Gu; Kang You; Xiang Liu; Jong Sung Jeon; Shufang Si; Yanzhe Tang; Mingde Liu; Yadong Guo; Jintao Chen; Mingtang Zhang; Xinwen Jin; GJ Yang; DH Han; Ted Park; Deyuan Xiao; Chao Zhao; Kanyu Cao
2023 International Electron Devices Meeting (IEDM) · 2023
원문에서 읽은 핵심
근거와 조건8 Gb full-array N형 Si junctionless GAA VCT에 육각 high-k 커패시터를 집적했다. 직교 VCT 배열과 육각 capacitor는 node contact(NC)·landing pad로 연결되며, WL:BL pitch 목표비는 √3:2다. 조건: Transfer: NC=0.05/0.5/1 V·BL=0 V·WL=−1~3 V. BTBT 개념도: VD=1 V·VS=0 V·VG=−0.2 V. Dose=0.5X/X, RBL·Ion과 extension/pillar 길이는 상대축, Cs는 target 대비, timing은 6F²=100% 정규화다. 근거 유형: 제작 구조.
WL은 ALD TiN, WL 사이 절연은 SiₓNᵧ다. N+ hot quad-mode implant로 buried BL을 만들고, boron implant와 STI로 이웃 BL을 절연한다. ALD+ISSG 산화에서 중간 Si가 소비되므로 최종 pillar는 dumbbell 단면을 가진다. 조건: Transfer: NC=0.05/0.5/1 V·BL=0 V·WL=−1~3 V. BTBT 개념도: VD=1 V·VS=0 V·VG=−0.2 V. Dose=0.5X/X, RBL·Ion과 extension/pillar 길이는 상대축, Cs는 target 대비, timing은 6F²=100% 정규화다. 근거 유형: 형상·재료.
직교 x-SADP를 두 차례 적용한다. BL STI oxide의 taper가 만드는 V형 공간을 ADI·AEI 조건 조절로 수직화했으며, 본문의 WL-WL leakage 비교값은 200 µA→2.5 pA다. 조건: Transfer: NC=0.05/0.5/1 V·BL=0 V·WL=−1~3 V. BTBT 개념도: VD=1 V·VS=0 V·VG=−0.2 V. Dose=0.5X/X, RBL·Ion과 extension/pillar 길이는 상대축, Cs는 target 대비, timing은 6F²=100% 정규화다. 근거 유형: 공정 split·실측.
N+ implant dose를 2배로 바꾼 비교에서 RBL이 reference의 20%로 감소하고 Ion이 증가한다. Fig. 8의 dose는 0.5X·X, RBL·Ion 축은 a.u.다. Hot implant와 quad mode는 ion damage·shadowing 제어에 연결된다. 조건: Transfer: NC=0.05/0.5/1 V·BL=0 V·WL=−1~3 V. BTBT 개념도: VD=1 V·VS=0 V·VG=−0.2 V. Dose=0.5X/X, RBL·Ion과 extension/pillar 길이는 상대축, Cs는 target 대비, timing은 6F²=100% 정규화다. 근거 유형: 정규화 공정 split.
SFT의 gate/drain 방향 transverse BTBT와 이 GAA VCT의 body/drain 방향 longitudinal BTBT를 구분한다. N형 JL body의 낮은 에너지 밴드가 종방향 전계를 줄여 GIDL을 낮추는 것으로 설명한다. 조건: Transfer: NC=0.05/0.5/1 V·BL=0 V·WL=−1~3 V. BTBT 개념도: VD=1 V·VS=0 V·VG=−0.2 V. Dose=0.5X/X, RBL·Ion과 extension/pillar 길이는 상대축, Cs는 target 대비, timing은 6F²=100% 정규화다. 근거 유형: 물리 메커니즘.
S/D extension 도핑 peak를 implant energy·dose로 조절하면 터널링 폭과 BTBT generation이 변한다. Pillar 축소는 종방향 전계를 높여 L-BTBT를 늘리는 경향을 보이므로 extension과 최종 pillar 치수를 함께 선택한다. z·y는 각 그림의 정규화 길이 단위다. 조건: Transfer: NC=0.05/0.5/1 V·BL=0 V·WL=−1~3 V. BTBT 개념도: VD=1 V·VS=0 V·VG=−0.2 V. Dose=0.5X/X, RBL·Ion과 extension/pillar 길이는 상대축, Cs는 target 대비, timing은 6F²=100% 정규화다. 근거 유형: 파라미터 경향.
NC=0.05/0.5/1 V, BL=0 V, WL=−1→3 V의 전달 특성에서 SS=62.5 mV/dec와 on/off 9 orders를 보고한다. 초록은 Ion/Ioff>10⁹로 표기한다. Gate dielectric breakdown은 9 V 초과다. 조건: Transfer: NC=0.05/0.5/1 V·BL=0 V·WL=−1~3 V. BTBT 개념도: VD=1 V·VS=0 V·VG=−0.2 V. Dose=0.5X/X, RBL·Ion과 extension/pillar 길이는 상대축, Cs는 target 대비, timing은 6F²=100% 정규화다. 근거 유형: 제작 소자 실측.
Wafer 내 Cs 분포는 target 대비 상대값이다. Si 데이터·SPICE/PEX 기반 Fig. 17은 6F²=100%에서 tRCD=96%, tCAS=96%, tRP=82%, tWR=102%를 제시한다. 조건: Transfer: NC=0.05/0.5/1 V·BL=0 V·WL=−1~3 V. BTBT 개념도: VD=1 V·VS=0 V·VG=−0.2 V. Dose=0.5X/X, RBL·Ion과 extension/pillar 길이는 상대축, Cs는 target 대비, timing은 6F²=100% 정규화다. 근거 유형: 커패시터·시스템 비교.
구동 개선 방향으로 channel·S/D doping 최적화와 laser annealing을 통한 contact resistance 감소를 제시한다. 조건: Transfer: NC=0.05/0.5/1 V·BL=0 V·WL=−1~3 V. BTBT 개념도: VD=1 V·VS=0 V·VG=−0.2 V. Dose=0.5X/X, RBL·Ion과 extension/pillar 길이는 상대축, Cs는 target 대비, timing은 6F²=100% 정규화다. 근거 유형: 개선 제안.