4F² DRAM 연구실 | 논문에서 구조까지

4F² VG 셀 구조 탐색

SK하이닉스 VG · shared Back Gate · Bit-Line Shielding

논문 기반 교육용 비율

Si VG/PUC · 교육용 개념비율

구조를 준비하고 있어요

1T1C · 수직 Si

부품을 클릭하거나 아래에서 골라 역할을 읽어보세요. 드래그로 회전하고 +/− 버튼으로 확대·축소하세요. 키보드는 부품 목록에서 방향키로 이동합니다.

수직 Si 채널

BL과 저장 노드를 수직으로 연결하는 Si 전도 경로입니다. 주 게이트와 shared BG가 채널의 전위에 관여합니다.

구조 출처 · Chu2026, Figs.1·5

3D 구조를 불러오고 있어요.

구조 출처: Chu et al., 2026

Chu 2026 · BG와 BL 차폐 Park 2025 · VG와 PUC 집적

직접 편집하기 Blender .blend 웹 모델 .glb 모델 출처·구성

전하가 움직이면 저장 상태는 어떻게 바뀔까요?

＋ 전하 표시는 전류 방향, 물 높이는 저장 상태를 나타내요.

1T1C 셀의 읽기와 쓰기

BL0.500 V

/BL · 비교선0.500 V

SN · 저장 노드1.000 V

＋ 전류 정지WL 닫힘0%

BL과 /BL을 같은 중간 전압으로 준비하고, 셀은 연결을 기다립니다.

BL과 /BL을 같은 중간 전압으로 준비해요.

1
SN은 높은 전압, BL과 /BL은 중간 전압에서 출발합니다.
2
관례 전류 SN→BL 방향의 전하공유로 BL이 /BL보다 조금 높아집니다.
3
센스앰프가 차이를 키워 BL을 올리고 /BL을 내리며, BL→SN 방향으로 저장 전압을 복원합니다.
4
WL을 꺼 저장 노드를 분리한 뒤 두 비트라인을 중간 전압으로 준비합니다.

전압은 어떻게 계산하나요?

저장 용량은 4 fF, BL 용량은 11.1 fF예요. 읽기 전에 두 BL을 0.5 V로 준비하고, 셀과 연결된 BL에 전하를 나눠요.

공유 후 전압 = (저장 용량 × SN 전압 + BL 용량 × BL 전압) ÷ 두 용량의 합

이번 읽기의 공유 후 전압은 0.6325 V예요.

센스 앰프와 쓰기 드라이버는 전하를 공급하거나 회수해요. 물 높이는 SN 전압을 공급 전압 1 V에 대한 비율로 나타낸 값이에요.

CHARGE SHARING

작은 전하가 읽기 신호가 되기까지

전하 보존식으로 계산하는 이상적인 1T1C 전하공유 모델

READ SEQUENCE 01 / 05

전하공유 직후 신호 ΔVᵦₗ+132.5mV

공유 후 전압0.6325 V프리차지 0.50 V

BL을 VDD/2로 준비합니다. 저장 노드에는 선택한 비트의 초기 전압이 놓입니다. 단계별 개념 애니메이션

실험 조건

저장 커패시턴스 Cₛ 4 fF비트라인 커패시턴스 Cᵦₗ 11.1 fF공급 전압 VDD 1.00 V

저장 데이터

논문에서 가져온 CᵦₗLee et al. · 차폐 구조별 모델 조건

전하를 나눈 뒤의 전압

V_{\mathrm{f}} = \frac{C_{\mathrm{S}}V_{\mathrm{SN}}(0^{-}) + C_{\mathrm{BL}}V_{\mathrm{PRE}}}{C_{\mathrm{S}} + C_{\mathrm{BL}}}

일정한 두 용량과 이상적 스위치에서 전하 공유가 완료된 공통 전압입니다. 0⁻는 공유 직전을 뜻합니다.

$C_{\mathrm{S}},\ C_{\mathrm{BL}}$: 저장 커패시터와 비트라인의 용량 (fF)
$V_{\mathrm{SN}}(0^{-})$: 전하 공유 직전 저장 노드 전압 (V)
$V_{\mathrm{PRE}}$: 공유 전 비트라인의 프리차지 전압 (V)
$V_{\mathrm{f}}$: 공유 완료 전압 (V)

읽기 신호의 크기

\Delta V_{\mathrm{BL}} = V_{\mathrm{f}} - V_{\mathrm{PRE}} = \frac{C_{\mathrm{S}}}{C_{\mathrm{S}} + C_{\mathrm{BL}}}\left[V_{\mathrm{SN}}(0^{-}) - V_{\mathrm{PRE}}\right]

공유 완료 전압에서 프리차지 전압을 뺀 비트라인 신호입니다. 부호가 저장 데이터의 방향을 나타냅니다.

$C_{\mathrm{S}},\ C_{\mathrm{BL}}$: 저장 커패시터와 비트라인의 용량 (fF)
$V_{\mathrm{SN}}(0^{-})$: 전하 공유 직전 저장 노드 전압 (V)
$V_{\mathrm{PRE}}$: 공유 전 비트라인의 프리차지 전압 (V)
$\Delta V_{\mathrm{BL}}$: 프리차지 기준 비트라인 전압 변화 (V)

현재 실험값 대입

\Delta V_{\mathrm{BL}} = \frac{4}{4+11.1}\cdot\left(1.00-0.50\right)\,\mathrm{V} = 132.5\,\mathrm{mV}

모델 조건: Vₚᵣₑ = VDD/2, 초기 저장 노드 전압 = 비트 × VDD. 커패시턴스는 fF, 전압은 V, 전하는 fC로 계산합니다. VDD와 Cₛ는 교육용 조절값이며 Cᵦₗ 프리셋은 Lee 논문의 차폐 구조별 모델에서 가져왔습니다. 센싱·복원은 동작 순서를 나타내고, 파형의 시간 단위는 단계입니다.

Lee 2026 · 소자–배열–회로 모델