Park 2025 · VG와 PUC 집적
4F² DRAM Integration with Vertical Gate (VG) Cell Transistor and Peri-Under-Cell (PUC) Architecture
VG cell과 별도 PERI wafer를 유전체 fusion bonding 후 inter-wafer contact로 연결한다. Overlay·chain·소자 측정과 접합 열처리 비교를 제공한다.
Joodong Park; Junhwe Cha; Jin Sun Cho; Seung Wan Chu; Chansun Hyun; Daeik Kim; Ildo Kim; Jiwoo Kim; Sein Kwon; Junghak Lee; Seung Cheol Lee; Ju Hyun Myung; Jino Song; Minchul Sung; Jiho Kang; Suock Chung; Kyunghoon Kim; Seungbum Kim; Seon Soon Kim; Seiyon Kim; Sunghoon Lee; Youngmann Cho; Seonyong Cha
2025 Symposium on VLSI Technology and Circuits (VLSI Technology and Circuits) · 2025
원문에서 읽은 핵심
근거와 조건BG·SPT pillar·main gate·BL 이후 fusion bonding과 backside SNC·capacitor·BEOL로 연결 조건: Cell/PERI를 별도 제작한다. BG→SPT Si pillar→main gate 증착·recess→BL→fusion bonding→backside grinding→SNC·capacitor→BEOL의 흐름이다. 근거 유형: 제작 공정.
반원형 Si pillar를 main gate가 둘러싸고 shared BG는 인접 WL 사이에 위치 조건: BL과 SN은 수직 pillar의 서로 반대쪽 끝에 접속한다. 단면·평면 원본 이미지로 반원형 Si pillar와 gate 배치를 관찰한다. 근거 유형: 제작 어레이 구조 이미지.
본딩 최적화·계면 daisy-chain·PERI 소자 비교로 통합을 평가 조건: 유전체–유전체 fusion bonding 후 inter-wafer contact를 형성한다. 전후 overlay wafer map, 정규화 daisy-chain 저항, 본딩 유무별 NMOS/PMOS Ion–VT를 비교하며 전류·분포 축은 A.U.다. 근거 유형: 공정·전기 실측 비교.
SS73 mV/dec, BG bias에 의한 threshold 이동과 CVT uniformity를 제시 조건: VBG=0/−0.4 V transfer에서 SS=73 mV/dec를 보고한다. ID·CVT는 A.U.이며 기존 2D 소자와의 상대 비교다. 근거 유형: 셀 전기 측정.
낮은 anneal의 얕은 junction은 simulation Ioff를 줄이고 실험은 activation·diffusion의 공동 최적화를 요구 조건: 높음/낮음 열처리의 junction 시뮬레이션과 실험 Case 1/2/3를 비교한다. 실험 Case 1→2는 Ion 저하와 leakage 정체를 보이며, 최적 Case 3는 높은 VD의 GIDL/Ioff를 낮춘다. Ion/Ioff는 A.U.다. 근거 유형: 시뮬레이션·실험 사례.
셀/PERI를 별도 제작하며 BL 형성 후 fusion bonding, backside grinding, SNC·capacitor·BEOL로 이어진다. 근거 유형: 제작 공정.
본딩 최적화 후 overlay wafer map을 비교하고 계면 daisy chain의 전기 접속을 평가한다. 근거 유형: 공정·전기 측정.
본딩 유무별 NMOS/PMOS Ion–VT가 유사하게 유지된다. SS=73 mV/dec 및 BG 문턱전압 조절을 보고한다. 근거 유형: 소자 측정.
낮은 anneal의 얕은 junction은 simulation Ioff를 줄인다. 실험 Case 1→2는 Ion 저하와 Ioff 추세를 함께 보이며 최적 Case 3는 고 VD GIDL/Ioff를 낮춘다. 근거 유형: 시뮬레이션·실험 split.