Yoon 2026 · HCB와 COP 시험 칩
15.10 A Vertical-Cell-Transistor-Based 4F² DRAM with Cell-on-Peripheral Architecture Using Wafer-to-Wafer Hybrid Copper Bonding
독립 cell/PERI를 Cu-pad HCB로 연결한 16Gb COP 시험 칩이다. 같은 설계 규칙의 gross die 이득, 주변회로 배치, 배선 자원과 실제 동작을 함께 설명한다.
Hyunchul Yoon; Youngseok Park; Tae Jin Park; Suk Lae Kim; Seungjae Jung; Daesun Kim; Kyunghwan Kim; Yongjun Kim; KyuChang Kang; Bokyeon Won; Sang-Hoon Jung; Seunghan Woo; Donggeon Kim; Jonghyuk Kim; In Jung; Junsoo Kim; Jae-Joon Song; InCheol Nam; Young-Hun Seo; Sungsoo Yim; Jemin Park; Changsik Yoo; SangJoon Hwang
2026 IEEE International Solid-State Circuits Conference (ISSCC) · 2026
원문에서 읽은 핵심
근거와 조건독립 제작 cell/PERI wafer를 HCB로 연결하고 sandwich COP를 채택 조건: Cu-pad face-to-face wafer-to-wafer HCB로 연결한다. Sandwich COP를 windmill/checkerboard와 비교하며 BLSA 면적은 통상 SWD의 2배를 초과한다. 근거 유형: 구조·배치 설계.
같은 designrules에서 grossdiecount>20% 및 전류 감소를 보고 조건: 같은 design rules의 gross die count/wafer >20%, IDD0 −10%·IDD5 −30%를 보고한다. Conventional/VCT의 cell 면적 비중은 65/78%, core는 17/2.7%, PERI는 15.3/16.5%다. Core 확장에서 감도 2배와 BLSA transistor on/off ratio 약 10배를 기술한다. 근거 유형: 저자 보고 칩·설계 비교.
HCB 접속은 추가 R/C와 metal-layer resource를 사용하고 회로가 연결 수를 조절 조건: HCB 접속에 의한 bottom-wafer metal-layer 자원 소비는 층별 20–30% 추산이며 design rules에 의존한다. NOR SWD는 입력 수 −75%와 SWD 면적 4배를, 2:1 MUX는 CSL 수 −50%와 직렬 저항의 read/write 영향을 함께 갖는다. 근거 유형: 배선 추산·회로 설계.
read/write와 온도별 write 및 staticretention을 측정 조건: 16Gb·32-bank 시험 칩이다. Write는 −25/95 °C에서 30/100/500 ns를 비교하고, static retention은 95 °C·0–6 s·data 0/1로 평가한다. FBC는 무눈금 log 상대축이며 VCT data 0의 FBE와 conventional data 1의 off leakage 민감도를 구분한다. 근거 유형: 제작 시험 칩 전기 측정.
독립 cell/PERI wafer를 Cu-pad HCB로 연결하고 BL/WL 접속 경로를 구성한다. 근거 유형: 제작 구조·배선 분석.
같은 design rules에서 conventional 대비 gross die count per wafer >20%를 보고한다. 근거 유형: 면적·배치 지표.
HCB 수직 접속의 PERI metal-layer당 20–30% 소비를 추산한다. NOR SWD입력−75%, 2:1 MUX CSL−50%는 배선을 줄이며 MUX 직렬 R를 동반한다. 근거 유형: 배선 추산·회로.
16Gb 시험 칩의 read/write 및 −25/95 °C write와 95 °C static retention 실패 경향을 제시한다. 근거 유형: 완성 시험 칩 측정.