Liu 2026 · Flip DRAM 확장 제안
First Demonstration of Flip DRAM from Process, Architecture to System to Push DRAM Scaling beyond 4F²: 2F² Self-aligned Flip Vertical Channel Transistor (FVCT) DRAM and Flip WL (FWL) 3D-DRAM
전후면 VCT와 배선 모듈을 이용한 2F²·1.75F²·3D 확장 preprint다. FS/BS 개별 제작 모듈, 제안 통합 흐름, PEX/SPICE·시스템 모델을 연결한다.
Yu Liu; Xinyue He; Yanbang Chu; Siyuan Liu; Jianxiang Jin; Fangcheng Sun; Yuyang Qiao; Xu Tian; Lan Li; Baokang Peng; Lining Zhang; Xing Wu; Pengpeng Ren; Zhigang Ji; Zongwei Wang; Lijie Zhang; Xinwei Wang; Weihai Bu; Ming Li; Runsheng Wang; Heng Wu; Ru Huang
arXiv preprint · 2026
원문에서 읽은 핵심
근거와 조건FS/BS 모듈을 개별 개발하고 전후면 통합 흐름을 제안 조건: Epitaxy→VNS etch/STI→FS VCT→bond/flip→substrate removal/STI recess→BS 1T1C의 제안 통합 흐름이다. TEM의 FS/BS 제작 모듈은 각각 개발한 구조다. 근거 유형: 제작 모듈·제안 통합.
두 stackedVCT 이후 capacitor형성과 ALD WLpinch-off로 열·정렬 대응 조건: 두 VCT와 FS capacitor를 전면에 구성한 뒤 뒤집어 BS capacitor를 형성하는 제안이다. 직사각형 배치는 ALD WL pinch-off를 활용한다. 근거 유형: 공정 제안·모듈 이미지.
AR1:20VNS식각·CoSN과 commonBL두방식을 제시 조건: 고농도 Si를 TiN으로 감싼 경로와, FS VCT suspension 뒤 TiN gap-fill/recess로 만든 metal-only 경로의 모듈·재료 선택이다. 근거 유형: 제작 모듈·재료 선택.
cBLsWL capacitance의 정규화를 구분 조건: 총 CBL +45%와 셀당 CBL −27.5%는 셀 수 2배에서 1.45/2=0.725로 대응한다. 산업 보정 SPICE·NN 오차 <0.95%, process emulation·PEX fitting 후 1024×1024 배치 외삽의 모델 조건이다. 근거 유형: PEX·SPICE 모델.
다른 BL/WL 구성과 1.75F²·FWL3D 확장 성능을 모델링 조건: cBLsWL/sBLsWL/sBLcWL 배선과 SA trigger 전후 coupling을 평가한다. 시스템 영향은 Ramulator workload timing으로 계산하며 FWL-3D의 1024 cells/WL과 stacked-cell VBL 연결은 확장 제안이다. 근거 유형: 회로·시스템 모델.